有几个比较集中的留言，问，硅光集成芯片的流程。如果详细铺开来，几个图几千字是不足以把硅光芯片描述清楚的，今天简单聊一下硅光芯片的主要流程。

咱们光纤通信的光模块用的硅光集成芯片，一般集成了调制器，或者调制器探测器，再或者集成了调制器探测器放大器与激光器。

这些功能器件需要光学层，光学层一般位于光学芯片衬底上，这些功能器件还需要有电信号的引入与引出，就会需要电极金属层，有些工艺单层金属即可，有些厂家可以做多层金属，有些用金属铝，有些用金属铜，有些是中间铜表层铝，绝大多数厂家最下方与光学层最近的金属用钨。

另外，咱们说的硅光芯片的工艺流程重点介绍的第二个节点，功能器件的工艺流程，但产业的硅光流片平台有几十个，分成了很多略有差异的类型，衍生出不同细分的流派。今天的流程是在第二个节点，举其中一个例子来说明。

要在硅上做光学器件，首先得选一个合适的衬底，现在用的最多的是SOI衬底，叫绝缘体上硅，通常分作三层。

衬底硅，Substrate，最底层的硅，比较厚，是芯片的支撑主体结构，晶圆级制作的时候有几百微米，做完结构之后，可以减薄，也可以就用几百微米的厚度来封装， 最后的硅光集成芯片保留数百微米的厚度，可以降低芯片的翘曲程度。

顶层硅，Top Layer，这是硅光集成芯片最重要的功能层，有厚硅工艺和薄硅工艺，厚硅工艺用的很少，几个微米的厚度属于“厚硅”，现在常用的顶层硅的厚度是180-400nm左右，比如IMEC是220nm厚度，GlobalFoundry的厚度小于200nm，台积电TSMC在2025年的演讲用于CPO的顶层硅厚度270nm，Intel的顶层硅器件的厚度有200nm，300nm，400nm多个选择。

顶层硅的厚度，与厂家的工艺平台相关。

绝缘层，也叫作埋氧层Buried Oxide, BOX，或者叫氧化物层，在硅里边注入（埋入氧），形成氧化硅，硅是半导体，而氧化硅是绝缘体，所以叫SOI衬底叫做“绝缘体上的硅”，这一层是用来做硅光波导的包层材料的。

硅的折射率3.4，氧化硅的折射率1.5，SOI的顶层硅就是波导的芯层，氧化硅就是包层。

工艺开始，顶层硅刻蚀，调制器与探测器的部分通常做部分刻蚀，需要做成脊型波导结构同时保留半导体的电学通道，单纯的波导有条型波导和脊型波导，按设计需求就可以。

比如说，设计一个IQ调制器，带有一个分光出来的探测器用作功率监控。

然后在硅上掺杂，主要是调制器和探测器的部分需要掺杂，有些厂家分四类，有些厂家分六类，主要是分P型半导体和N型半导体，且P型可以分为轻掺杂重掺杂，N型也可以分为轻掺杂重掺杂。在特定区域注入硼离子形成P型半导体，注入磷离子可形成N型半导体。

完成硅的结构刻蚀，然后覆盖氧化硅，再开窗，局部外延生长锗，

锗的区域一般不能在硅上做太大的面积，锗和硅的晶格常数有差异，两个材料的结合有内应力，在需要的区域采用选择性局部外延生长锗，来降低应力，提高可靠性。

现在大多数的硅光平台增加了氮化硅层，有单层氮化硅的，有多层氮化硅的，也较厚的氮化硅层，也有比较薄的氮化硅层。

氮化硅与硅之间也存在薄膜应力，氮原子比较小，有很明显的薄膜张应力，产业通常两种工艺，一种是先沉积氮化硅再刻蚀结构，另一种是大马士革流程，先刻蚀凹槽再沉积氮化硅，第二种工艺可缓解薄膜应力。

此处解释大马士革氮化硅的一个薄膜流程。

氮化硅的折射率比硅小，可以用作SSC的耦合光斑扩大，氮化硅的波长温漂系数比硅低，可以制作合分波器件的MUX、DeMUX，可以缓解硅光芯片的波长敏感性。

氮化硅之后，又是一遍覆盖氧化硅，开窗，沉积金属钨

这一层的金属大多数厂家选择钨，是因为钨耐高温，且热碰下系数很小，可以支持后续多次高达几百度的工艺温度，避免对硅的光学器件造成破坏。

钨是高温金属，后续的金属工艺，有单层或多层的，铜属于中温工艺，铝是低温工艺，不同厂家工艺路线不同。

这个器件是个简单示意图，集成了调制器和监控探测器，采用边缘耦合方式，是个典型的相干模块的IQ调制器示意。

边缘耦合，还可以在这个基础上在硅衬底上做V型槽做光纤的耦合支持位置。

要提高带宽的话，还可以在硅的衬底调制器的下方挖空来降低泄漏损耗。

这是一个基于纯硅通过掺杂利用等离子色散效应实现的马赫增德调制器结构， 在材料上可以选择硅上三五族材料的调制器，或者选择硅上薄膜铌酸锂材料的调制器，当然硅上三五族或硅上铌酸锂，工艺难度进一步提高，这些材料与硅的结合有应力与极性的要求。